报告题目：面向人工智能Scale-Up的高速时钟与互连芯片研究进展

报告学者： 张钊

报告者单位： 中国科学院半导体研究所

学者简介: 张钊，男，博士，中国科学院半导体研究所研究员，博士生导师。2022年国家自然科学基金“优秀青年科学基金”获得者，2022年入选中国科学院高层次人才引进计划。研究工作围绕高性能锁相环和时钟生成器、高速高能效光通信/有线通信收发器等高速高频集成电路设计技术的难点展开。近五年在相关领域共发表学术论文60余篇，包括JSSC, ISSCC, VLSI十余篇；主持多项国自然、北京市科技计划、知名企业横向等项目；完成芯片设计与流片验证40余款，部分技术已用于产品中。担任知名SCI期《Electronics Letters》的编委。

报告简介: 

近年来，随着人工智能（AI）的兴起，AI算力需求与日俱增。根据华为公司预测，2030年AI算力需求将超过2020年的400倍。大幅提升AI算力需构建高性能分布式计算系统实现算力Scale-up，亟需实现具有更高速率的高速互连芯片来突破AI处理器间的通信带宽瓶颈。当前单通道高速互联的速率已经达到112Gb/s，并且正在朝大于200Gb/s乃至400Gb/s以上推进推进。这对互联芯片中的关键子系统——时钟集成电路设计提出了更高的要求。时钟集成电路包含时钟生成（PLL）和时钟数据恢复电路（CDR）。对于PLL而言,需要具有更低的输出时钟抖动（Output Clock Jitter），同时消耗低功耗；对于CDR而言，既需要有足够高的能效，又需要降低恢复时钟抖动（Jitter of Recovered Clock），以便保持足够低通信误码率（例如10^-12以下）。与此同时，随着Chiplet技术的发展，高密度高速片间互连也变得愈发重要。研究包括时钟电路在内的低功耗小型化有线收发器对实现高密度片间互连具有重要的意义。

本报告将首先介绍高速互连芯片中各个部分的作用，然后介绍团队在PLL、CDR以及C2C（芯片到芯片间）互连芯片和D2D（die-to-die，封装内片间互连）互连芯片在近5年取得的代表性研究进展，其中部分成果在集成电路设计领域顶级会议ISSCC和期刊JSSC在在高速数据收发集成电路中。

报告时间：2025年6月6日16：20-18：00

报告地点：SX406